对话「Chiplet标准发起人」郝沁汾：Chiplet推动EDA厂商变局加速

Chiplet时代，中国EDA和封测标准制订工作将在今年启动。

EDA被誉为“芯片之母”，是我国“卡脖子”关键技术之一。Chiplet小芯片时代，面对国外禁令下的EDA工具，中国厂商将何去何从？面临哪些挑战和机遇？

日前，工业和信息化部、国资委等国家有关部门相继发文，打造原创技术策源地，高质量推进关键核心技术攻关，加大对集成电路等关键领域科技投入。在“卡脖子”关键核心技术攻关上不断实现新突破。此前的2月13日，由中国电子工业标准化技术协会审订，首个由中国企业和专家主导制订的Chiplet技术标准《小芯片接口总线技术要求》（T/CESA 1248-2023）正式实施。

记者近日采访了：中国Chiplet标准的主要发起人和起草人，中科院计算所研究员、中国计算机互连技术联盟（CCITA）秘书长、无锡芯光互连技术研究院院长郝沁汾，国内领先的系统级验证EDA厂商芯华章，全频域物理场仿真EDA厂商芯瑞微，自研EDA、在DPU框架中采用Chiplet技术的芯启源等，面对国内外时局，中国EDA厂商是否准备好了？

1、从Chiplet标准到EDA工具的突破一步

“芯片制造业的发展留给先进制程的时间不多，进入3nm、2nm后，摩尔定律难以为继的现象也越来越鲜明，中国Chiplet标准的发布实施正是在这样的背景下，希望能在Chiplet标准技术验证和应用研讨、Chiplet技术合作、Chiplet技术平台生态共建等领域，发挥中国芯片产业界的各自优势，促进技术合作。”郝沁汾向镁客网表示。

图 | 中科院计算所研究员、中国计算机互连技术联盟（CCITA）秘书长、无锡芯光互连技术研究院院长郝沁汾

随着全球芯片产业先进制程的放缓，芯片厂商也对先进制程的推进越来越吃力，目前只有英特尔、三星等几家大厂，还在这个赛道“堆钱”，大部分厂商已事实上退出了先进制程的竞争。与此同时，英特尔趸拥芯片制程接近1nm，逼近物理极限的时候，又卷起了一项新的赛道。2022年3月，英特尔再次当起Chiplet小芯片的“带头大哥”，成立了UCle联盟（Universal Chiplet Interconnect Express，小芯片联盟），并推出了小芯片通用互连协议。

郝沁汾说，“我们提出中国Chiplet接口标准，是为中国集成电路产业发展在后摩尔时代求生存、求发展做一些基础工作。UCle标准和中国Chiplet技术标准相继发布是一件挺巧合的事情，可见大家的判断还是一致的，先进制程的停滞必定要激发出破局的新技术。”

Chiplet技术未来对半导体产业链将带来的巨大变革，在行业内形成共识。但作为一个多年前就被提出的技术概念，业界对于Chiplet的认知还有一些不足，尤其是Chiplet和EDA的紧耦合，又将带来哪些化学反应？

一直以来，摩尔定律像一盏灯塔推动着半导体业进步。1999年至2020年前后，从胡正明教授提出FinFET（鳍式场效晶体管），将半导体制程带入新境界，再到Marvell创始人之一周秀文博士的Mochi（模块化芯片）理念，大多数厂商对摩尔定律逐渐失效已经有了危机感和紧迫感，通过Chiplet技术延续摩尔定律，以期接近目标制程的效果，这成了几乎所有芯片厂商都在关注的事情。

此外，西方国家对中国芯片的封堵管制愈发严苛。目前中国的集成电路设计高度依赖欧美系EDA工具，一旦欧美断供EDA工具，中国依赖高端芯片的相关制造业将举步维艰，中国经济将蒙受难以估算的巨大损失。国产EDA模拟全流程系统目前已能够支持28nm及以上的成熟工艺。EDA工具不全成为中国EDA行业的另一个问题。

由于缺乏头部Foundry合作，中国本土EDA工具难以匹配目前最先进的工艺，其EDA工具对先进工艺的支持不够，这导致国产EDA工具在高端芯片领域几乎没有份额。这也导致国内EDA生态整体比国外落后。

针对上述问题，对于国内芯片厂商来说，通过Chiplet技术实现EDA工具换道追赶，是关乎长足发展的战略决策。

2、Chiplet技术域下EDA工具的诸多挑战

在进入后摩尔时代前，因为算力不断提升等需求驱动着系统级芯片设计愈加复杂、制程工艺不断缩小，以EDA为代表的设计工具所面临的要求也越来越高。

芯华章表示，为了能够将产品尽快推向市场，研发团队一方面追求芯片验证的完整性和验证效率，另一方面又不断压缩本就压力巨大的应用创新周期。与此同时在后摩尔时代，出于对客户体验等因素的考虑，越来越多的企业选择自行设计芯片，设计目的从设计更快的芯片，转变为设计更符合系统应用创新需求的芯片，这无疑提升了EDA工具研发的复杂度……

Chiplet的场景应用，更是为EDA工具的演进带来压力和挑战。“特别是在验证技术和工具方面，实际上已经成为Chiplet发展的瓶颈之一。”芯华章对镁客网说道。

事实上，Chiplet带来的是对过往传统芯片设计方法学的颠覆，最为直接的体现就是要提前引入仿真验证环节。

芯瑞微执行副总裁徐刚表示：“每一个模块的RTL设计都会进行迭代，在采用Chiplet架构时，每一个迭代版本都必须去仿真互连方案，确认是否能够满足要求。若是待到每个模块已经分发出去且达到sign-off标准后才堆叠在一起做互连方案，这个芯片项目大概率就失败了。”

这其中也涉及到多个场景仿真耦合问题，讲究协同工作。比如模块与模块之间信号完整性与电源完整性的仿真，就需要综合考虑电、热、应力、空气流体等多重因素，且这些因素并不是单独存在，而是环环相扣，体现了协同的重要性。

“电会带来热，热会带来应力，同时环境中又有空气流场，仿真软件必须把整个环境中所有存在的因素都考虑进去，一起导入到软件中进行建模，接着去做解析，这样才能得到最准确的结果。”

细化到具体的散热问题，用芯瑞微产品总监赖诚的话来讲，EDA本身的主要任务流程并没有发生改变，依旧是做结构前处理后，再去基于物理场方程去进行求解，最后把仿真结果呈现给客户看，Chiplet带来的变化在于以更为复杂的结构和材料去影响EDA软件。

“传统芯片架构并没有那么复杂，热源也没有那么多，处理散热问题多是平均化处理，”赖诚说到，“进入Chiplet之后，涉及到跨尺度的问题，就需要基于软件用一些特定方法去分项定义复杂结构中的几何表征和材料表征。”

简单来说，比如对热源的处理，过往封装过程中可以将其分散铺开，避免某处过热即可，而在Chiplet时代，考虑到每个模块，以及模块与模块连接之后发热特性的不同，就需要一个能够跨物理尺度的精准模型来应对。

“仿真软件需要把每一个场景的因素都考虑进去，如果没有耦合仿真，就必须每一个场串行地独立进行仿真，过程中不停来回迭代，而基于耦合仿真，就可以实现多场并行仿真，从而更快得到仿真结果。”徐刚表示。

以上仅仅是Chiplet环境下EDA所面临挑战的一角，但已经能够想象到所要处理的数据之大。

基于这一点，芯启源也指出，Chiplet环境下芯片总设计规模高达500亿个晶体管，这需要EDA工具支持超大设计规模，对仿真加速器的可扩展规模及FPGA利用率提出了更高要求；同时需要EDA厂商提供中立安全的验证平台，以虚拟集成来自多个供应商的异构Chiplet设计，并在一个开放和安全的平台上验证它们等等。

此外，作为一个近年获得广泛关注的新赛道来说，Chiplet对于EDA而言还是一个“新产物”，工作过程中基本无经验可循，比如封装后内部模块间互连线出现问题怎么办？芯片设计采用Chiplet技术是该遵循上游EDA工具验证标准还是下游封装厂标准……这些都是问题。

3、Chiplet带给EDA厂商是弯道加速而不是超车

有在Marvell工作过的业内人士称，周秀文博士当年提出Mochi概念的缘由，主要是为了解决IP重用的问题。彼时Marvell虽然有着不同市场的客户，但在技术端是存在许多共通的，因此想着不如把共用的IP模块化处理，想要哪个功能就可以直接拿来拼装即可。

回顾至今火热的Chiplet技术潮，最终的源头却并不是IP重用，而是摩尔定律即将失效背景下对于芯片算力、成本的考量。

只不过需要注意，并不是所有芯片都适用于Chiplet技术，如若使用不当，反倒会带来麻烦。

针对这一点，郝沁汾提出了两点参考，分别是良率和架构灵活性，两者有其一即可采用Chiplet技术。

比如良率，“如果对于良率提升并没有起到有效的作用，甚至强行将大芯片拆小会带来不必要的麻烦。”在这一点上，大算力芯片是Chiplet眼下最为合适的落地场景。而事实上，这也是当下芯片大厂正在攻破的方向，比如服务器芯片、汽车芯片等等。

至于对架构灵活性的追求，也正是延续了彼时周秀文博士提出Mochi概念的“初心”，让芯片设计公司不必再去针对每个场景做定制化芯片，只需将某些场景特定需求功能模块与共性模块进行互连封装即可，在降低芯片设计成本的同时，又能够做到灵活应对以适应不同场景发展的需求。

而对比国际、国内半导体环境，随着西方技术封锁的不断加强，后者对于Chiplet带来的技术变革更为渴求，在一些论坛峰会、新闻报道中，关于“Chiplet将助力国产芯片弯道超车”的相关言论也是不少的。一位多年从事EDA的专家说，美国半导体技术目前领先中国大陆两代。Chiplet真的能够带来的是弯道加速，而无法超车。我们只能缩短与西方大厂的技术距离，而短期还无法超越。

进一步解释，如果是追求芯片算力与性能，通过Chiplet技术的确能够做到性能超越，比如苹果M1 Ultra，它由两块M1 Max拼接而成，在相同制程工艺的前提下，前者的性能实现了翻倍。但回到现实场景，这里忽视了两点情况。

首先是功耗问题，依旧以M1 Ultra、M1 Max为例，官方数据显示，他们的峰值功耗分别为215W和60W。依据这一对比，相同制程芯片堆叠前与堆叠后尚存在如此大的功耗差，如果使用14nm制程工艺加上Chiplet技术，即便在性能上与英伟达等旗下7nm制程产品拼一拼，面积和功耗却也是一大问题。

其次是制程工艺，因为大环境受限，“我们可以用成熟制程去做堆叠以在性能侧追赶先进制程芯片，但别人也可以用先进制程做堆叠，实现更高的性能。”徐刚表示，“所以按照这一情况，我们与国外的差距是会一直存在的，我们能做的只有尽量去缩小差距，而不至于被落下太远。”

4、Chiplet2.0将有属于自己的EDA工具

郝沁汾说，西方国家集成电路技术探索也是走过漫长的道路，对我国来说，该走的路还是要走，只是中途存在一些策略性回避或迂回，但谈不上弯道超车。该吃的苦头也还是要吃，只是在一些特殊的机遇和节点，比如在Chiplet技术中，我国芯片的产业可以实现整体的加速，这对赶上西方的先进技术是有积极意义的。

今年，中国计算机互连技术联盟CCITA将牵头组织联盟企业成员进行EDA和封测的标准制订。或许在未来，Chiplet2.0将有属于自己的EDA工具。如果，芯片间的互连接口拥有统一的标准，那么不仅在设计上可以节约过去由于不同接口的互连需要，所耗费的大量人工、时间成本，更能减少片与片间在信息传输上的损耗。

我们知道，在过去的芯片设计中，往往采用“One-2-One”的模式逐一完成芯片的设计工作，但在Chiplet模式下，可能需要同时对于多个Chiplets进行布局和验证，这对于IC设计团队和封装设计人员来说都是不可忽视的难题。在这种情况下，扩展以支持多个Chiplet的EDA的工具和方法对于项目的成败变得举足轻重。

随着Chiplet时代的到来，设计人员不再需要直接通过IP供应商购买单独的IP，他们只需在EDA软件的资源库内选用满足整体芯片架构的、即插即用的Chiplets即可。这意味着设计师无需考虑其不同的工艺节点或技术（如模拟、数字或混合信号），可以专注于设计所带来的功能实现和价值提升。

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